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线路板解决输出同步开关(SSO)和电磁兼容性(EMC)等问题

2019-11-09 点击量:

不同的驱动技术适用于不同的任务。信号是点对点还是稍微多点?线路板打样是从电路板输出的信号还是留在同一块电路板上?什么是允许的时滞和噪声容限?作为信号完整性设计的通用标准,转换速度越慢,信号完整性越好。 50MHZ时钟没有理由采用500PS上升时间。
 
2-3ns摆率控制装置足够快,可以保证SI质量,并有助于解决输出同步开关(SSO)和电磁兼容性(EMC)等问题。在新的FPGA可编程技术或用户定义的ASIC中,可以发现驱动技术的优越性。使用这些自定义(或半可自定义)设备,您可以有很大的空间来选择驱动器幅度和速度。
 
在设计开始时,满足FPGA(或ASIC)设计时间要求,并确定适当的输出选项,包括引脚选择(如果可能)。在此设计阶段,从IC供应商处获得合适的仿真模型。
 
为了有效地覆盖SI仿真,您将需要SI仿真器和相应的仿真模型(可能是IBIS模型)。
 
最后,在预接线和布线阶段,您应该建立一系列设计指南,包括:目标层阻抗,布线间距,首选器件工艺,关键节点拓扑和端接规划。
 
6预接线阶段
 
预编程SI编程的基本过程是首先定义输入参数的范围(驱动幅度,阻抗,跟踪速度)和可能的拓扑范围(最小/最大长度,短长度等),然后运行每个可能的组合模拟,分析时序和SI模拟结果,最后找到可接受的值范围。接下来,工作范围被解释为PCB布线的布线约束。可以使用不同的软件工具来执行这种类型的“清理”准备,并且布线程序可以自动处理这种布线约束。
 
对于大多数用户而言,线路板打样时序信息实际上比SI结果更重要,并且互连模拟的结果可以改变布线以调整信号路径的时序。在其他应用中,此过程可用于确定与系统时序指针不兼容的引脚或器件的布局。此时,可以完全识别需要手动布线的节点或不需要终止的节点。
 
对于可编程器件和ASIC,此时还可以调整输出驱动器的选择,以改善SI设计或避免使用分立终端器件。
 
7接线后SI仿真通常,SI设计指南使得在实际接线完成后很难确保没有SI或定时问题。即使设计是由指南引导的,除非您能够自动连续检查设计,否则无法保证设计完全符合指南,因此不可避免地存在问题。
 
布线后SI仿真检查将允许系统性地破坏(或改变)设计规则,但这仅仅是出于成本考虑或严格的布线要求所必需的。
 
8制造后阶段上述措施可以确保电路板的SI设计质量,在电路板组装完成后,仍然需要使用示波器或TDR(时域反射器)将电路板放置在测试平台上)测量,实际电路板和模拟预期结果进行比较。
 
这些测量可以帮助您改进模型和制造参数,以便在下一次预设计研究工作中做出更好(更少的约束)决策。
 
9模型的选择有许多关于模型选择的文章,线路板打样执行静态时序验证的工程师可能已经注意到尽管所有数据都可以从设备数据表中获得,但仍然很难构建模型。 SI仿真模型相反,模型易于构建,但模型数据难以获得。从本质上讲,唯一可靠的SI模型数据来源是IC供应商,他必须与设计工程师保持默契合作。 IBIS模型标准提供了一致的数据载体,但IBIS模型的建立及其质量保证成本高昂,IC供应商仍需要推动这项投资的市场需求,而板制造商可能是唯一的需求方市场。

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